ID de l'article: 000076378 Type de contenu: Dépannage Dernière révision: 19/11/2018

Erreur d’installateur lors de l’utilisation des canaux PCIE HIP pour la conception de conduites

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous générez la conception de Gen3x8 PIPE avec un périphérique à -2/3 speed grade et attribuez l’emplacement des broches de tx/rx à la placement de PCIE HIP, il y aura erreur d’ajustement signalée comme ci-dessous :

    Erreur (18510) : < ovSOFTPCIE_TxP du canal maître PIPE[4] > ne peuvent pas être placés à l’emplacement du canal HIP < PIN_BF49 > en raison des exigences de synchronisation. Remplacez le canal maître par un index différent pour éviter l’emplacement du canal HIP, ou modifiez l’emplacement du canal maître pour éviter l’emplacement du canal HIP, ou passez de la note de vitesse à 1.

    Cette erreur sera signalée lors de l’utilisation de QuartusII® version de build 17.0/17.1 et le périphérique cible est de -2/3.

     

    Résolution

    Pour la version de build 17.0/17.1, veuillez modifier la note de vitesse de l’appareil à 1.

    Cette erreur a été corrigée par QuartusII® version 18.1 et supérieure. Vous vous recommandons de mettre à niveau la version QII vers la version 18.1 et plus pour la conception pipe de la série Stratix10®.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® Stratix® 10 GX

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