Il est possible que la simulation post-fit des conceptions ciblant Arria les périphériques V et Cyclone V avec des atomes IP HPS fonctionne incorrectement

Si votre conception cible un périphérique Arria V ou Cyclone V et comprend des atomes IP de système de processeur dur (HPS), une simulation post-fit peuvent fonctionner incorrectement dans les circonstances suivantes :

• Si la largeur des données de hps2fpga l’interface est configuré en 32 ou 128 bits
• Si la largeur des fpga2hps données de l’interface est configurée à 32 ou 128 bits
• Si hps2fpga l’utilisateur utilise l’horloge des fréquences de sortie sont autres que 100 MHz

Mettre à jour le fichier de sortie Verilog(.vo)généré par l’auteur netlist EDA avant la simulation post-fit, comme suit :

• Ajouter un paramètre nommé DATA_WIDTH et définissez la valeur à 32, 64 ou 128 en fonction de hps2fpga l’avancé Largeur de données de l’interface eXtensible (AXI).
• Ajoutez un paramètre nommé DATA_WIDTH et définissez le valeur à 32, 64 ou 128 selon fpga2hps l’AXI largeur des données.
• Ajouter les paramètres nommés H2F_USER0_CLK_FREQ H2F_USER1_CLK_FREQ , et H2F_USER2_CLK_FREQ . Définissez les valeurs de ces paramètres en fonction des fréquences de l’utilisateur et de h2f_user0_clk h2f_user1_clk h2f_user2_clk l’utilisateur horloges respectivement.