L’erreur d’installation ci-dessous se produit si l’instancence du Gestionnaire de plug-ins ALT2GXB Megawizard® dans la conception compilée possède la configuration suivante. Le canal est un duplex complet ou de réception uniquement, les internes du canal ou l’interface du canal sont activés, et la fréquence d’horloge d’entrée, spécifiée dans le Mégawizard ALT2GXB est supérieure à 325 MHz. Cette erreur ne se produit pas pour une configuration TX uniquement.
Erreur du fitter du logiciel Quartus® II : « Le diviseur GXB REFCLK n’a pas pu être ajouté après le signal « rx_cruclk[0] » car il alimente le port de cruclk du canal de réception GXB alt2gxb :alt2gxb_component| channel_rec[0]. « qui utilise une interface de canal ou une reconfiguration interne des canaux »
Pour contourner cette erreur, utilisez la procédure suivante.
1. Modifiez la fréquence d’horloge d’entrée (>325 MHz) du mégawizard ALT2GXB pour en faire la moitié.
2. Créez instantanément le code de diviseur REFCLK (illustré ci-dessous) dans votre conception et connectez le débit du diviseur REFCLK aux ports d’entrée d’horloge ALT2GXB.
Pour la configuration duplex, connectez le diviseur REFCLK aux ports d’entrée d’horloge ALT2GXB. Si la fréquence d’horloge d’entrée spécifiée dans l’écran « général » du mégawizard ALT2GXB est supérieure à 325 MHz, connectez la sortie du diviseur REFCLK aux ports « pll_inclk » et « rx_cruclk » de l’instanciation ALT2GXB. Si la fréquence ci-dessus est spécifiée dans l’écran « RECONFIG », connectez la sortie du diviseur REFCLK aux ports « pll_inclk_alt » et « rx_cruclk_alt ».
Par exemple, si vous avez une configuration full duplex et si vous avez spécifié 390,625 MHz dans l’écran « général » du Megawizard ALT2GXB, passez la fréquence à 195,3125 MHz et connectez la sortie du diviseur REFCLK aux ports pll_inclk et rx_cruclk de l’ALT2GXB.
Pour une instanciation ALT2GXB réservée à la réception, changez la fréquence d’entrée (>325 MHz) dans le Megawizard pour la moitié de la valeur et connectez la sortie du diviseur REFCLK aux ports rx_cruclk ou rx_cruclk_alt en fonction des paramètres de fréquence d’horloge de référence d’entrée de l’écran « Général » ou « Reconfig » du Megawizard.
Vous trouverez ci-dessous un exemple de code de diviseur REFCLK dans Verilog et VHDL.
Code ------ Verilog pour Division de l’horloge---------
module my_refclk_div (in, out) ;
entrée ;
sortie ;
stratixiigx_hssi_refclk_divider my_refclk_divider (
.inclk(in),
.clkout(out)) ;
defparam my_refclk_divider.enable_divider = « true » ;
defparam my_refclk_divider.divider_number = 0 ;
defparam my_refclk_divider.refclk_coupling_termination = « normal_100_ohm_termination » ;
endmodule
-----End
--Code VHDL pour la division de l’horloge----
LIBRARY ieee ;
UTILISEZ ieee.std_logic_1164.all ;
ENTITÉ MY_REFCLK_DIVIDER IS
PORT
(
inclk : dans std_logic ;
outclk : hors std_logic
);
my_refclk_divider fin ;
clock_div d’architecture de my_refclk_divider est
composant stratixiigx_hssi_refclk_divider IS
GÉNÉRIQUE (
enable_divider : STRING := « true » ;
divider_number : INTEGER := 0 ; -- 0 ou 1 pour la numérotation logique
refclk_coupling_termination : STRING := « normal_100_ohm_termination »
);
PORT (
inclk : IN STD_LOGIC ;
lkout : OUT STD_LOGIC) ;
stratixiigx_hssi_refclk_divider des composants FIN ;
Commencer
clk_divider : stratixiigx_hssi_refclk_divider
carte de port
(
inclk =>lk,
clkout =>clk
);
architecture de fin ;