ID de l'article: 000076369 Type de contenu: Information et documentation de produit Dernière révision: 01/05/2015

Comment modifier le taux d’échantillonnage de l’ADC dans MAX 10 périphériques ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    L’IP MAX® 10 ADC offre un taux d’échantillonnage fixe de 1 Msa/s pour le total des points d’échantillonnage.

    Vous pouvez réduire le taux d’échantillonnage pour donner une plus grande marge de temps de traitement pour la conception du filtre, en suivant la solution de contournement ci-dessous.

    Résolution

    Vous pouvez réduire le taux d’échantillonnage de l’IP ADC en sélectionnant une fréquence d’horloge plus élevée dans le GUI IP ADC que la fréquence qui est définie pour l’horloge de sortie PLL qui la pilote.

    Par exemple, lorsque la PLL est configurée pour fournir une horloge 10 MHz à l’IP ADC, vous êtes sensé définir l’horloge de référence dans l’IP ADC à 10 MHz pour obtenir un taux d’échantillonnage de 1 Msa/s.

    Cependant, si vous définissez l’horloge de référence sur 20 MHz, le taux d’échantillonnage sera réduit de moitié, ce qui dans ce cas est de 500 ksa/s.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® MAX® 10

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