ID de l'article: 000076360 Type de contenu: Dépannage Dernière révision: 14/09/2017

Quelle est la taille maximale de la charge utile que je peux utiliser pour utiliser l’IP dure PCI Express sur l’interface Avalon-ST TX ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PCI Express*
  • Hard IP pour PCI Express* Intel® Arria® 10 Cyclone® 10
  • FPGA Intel® IP hard IP pour PCI Express* Arria® V GZ
  • FPGA Intel® IP hard IP pour PCI Express* Arria® V
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
  • FPGA Intel® IP hard IP pour PCI Express* Cyclone® V
  • IP_Compiler pour PCI Express*
  • FPGA Intel® IP hard IP pour PCI Express* Stratix® V
  • FPGA Intel® IP hard IP pour PCI Express* avec SR-IOV Stratix® V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En mode Avalon-ST, la logique de l’utilisateur est exigée pour s’assurer que le TLP TX présenté au cœur IP PCI* Express n’est pas plus grand que la taille de la charge utile maximale torsadée.

     

     

    Résolution

    Assurez-vous que leTLP T X présenté au cœur IP PCI* Express n’est pas plus grand que la taille de la charge utile maximale fléchée.

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    Cet article concerne 17 produits

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