ID de l'article: 000076354 Type de contenu: Dépannage Dernière révision: 09/08/2017

L’IP Viterbi prend-elle en charge un code mère d’un/trois ans avec un taux élevé de sidérés ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Viterbi
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Oui, l’IP Viterbi prend en charge un code mère d’un/trois avec un taux élevé de systèvre (par ex., un taux de code 70/72). Cependant, en raison du taux d’erreur élevé, de l’image de message court, de la terminaison de queue et si la traceback (To) n’est pas assez longue, l’IP peut ne pas prédire correctement le point de départ/de fin de tr cadence, et l’IP décode finalement la trame de manière incorrecte.

    Résolution

    En supposant que le suivi (To) est de 105 bits, la longueur de la trame du message est de 70 bits, codée à l’aide de la terminaison de queue, et le taux de code est de 70/72. Dans ce cas, le décodeur Viterbi est très faible pour corriger les erreurs.  Par conséquent, chaque trame d’entrée doit être resserrée de manière démente trois fois (deux longueurs de traçabilité To0 To1), suivie d’un certain nombre de zéros (TB2). Les premiers et les deuxièmes trames de sortie peuvent toujours contenir des erreurs, car l’IP ne peut pas prédire correctement le point de départ/de fin des tr cadences, mais sans erreur à la troisième trame de sortie. Par conséquent, ignorez les premier et deuxième trames de sortie pour ce cas.

    Produits associés

    Cet article concerne 9 produits

    FPGA Arria® II GZ
    FPGA et FPGA SoC Arria® V
    FPGA et FPGA SoC Intel® Arria® 10
    FPGA Cyclone® IV
    FPGA et FPGA SoC Cyclone® V
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    FPGA Stratix® V
    FPGA Arria® II GX

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