ID de l'article: 000076352 Type de contenu: Dépannage Dernière révision: 05/05/2021

Pourquoi le FIR II Intel® FPGA IP utilise-t-il moins de blocs DSP que le nombre indiqué dans la section d’estimation des ressources de l’interface graphique IP ?

Environnement

    Intel® Quartus® Prime Pro Edition
    Intel® Quartus® Prime Standard Edition
    FPGA Intel® IP FIR II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

La chaîne « Nombre de DSP » sous Estimation des ressources dans l’interface graphique FIR II Intel® FPGA IP est inexacte. Ce devrait être le « Nombre de multiplicateurs 18 x 18 ».

Il en résulte que le Fitter du logiciel de l’édition Intel® Quartus® Prime Pro rapporte moins de blocs DSP utilisés que l’estimation.

Résolution

Aucune solution de contournement n’est nécessaire.

Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

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