ID de l'article: 000076282 Type de contenu: Messages d'erreur Dernière révision: 28/02/2018

Erreur : le paramètre du compteur de sortie PLL 'phase_shift' est défini sur une valeur illégale de <n>ns sur le nœud 'pll_ip :inst|pll_ip_0002 :pll_ip_inst|altera_pll :altera_pll_i|general[1].gpll~PLL_OUTPUT_COUNTER'.</n>

Environnement

  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® IP IOPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Dans Cyclone® V, les spécifications ci-dessous donneront une erreur d’ajustement. En outre, la fréquence VCO est supérieure à la fréquence spécifiée dans la fiche technique.

    Entrée 33,0 MHz

    Sortie 1 : 132 MHZ Déphasage 0,0 degré

    Produit 2 : 158,4 MHz Déphasage 5,0 degrés

    La fréquence VCO déclarée sera de 1584,0 MHz.

    Résolution

    Cela est dû à un bogue dans Intel® Quartus® version Cyclone® V PLL Megawizard. Pour contourner ce problème, créez la PLL avec la spécification ci-dessus dans QSYS et ajoutez-la à la conception.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Cyclone® V

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