Cette erreur de synthèse s’affiche si vous connectez une PLL et ALTLVDS_RX mégafunction en mode PLL externe, et que le commutateur d’horloge PLL est activé. Cette erreur se produit parce que le logiciel Quartus® II n’insère pas un cyclonev_pll_lvds_output untom entre la PLL et le ALTLVDS_RX mégafunction pendant la synthèse.
La solution de contournement consiste à insérer l’atom suivant entre la PLL et la LVDS_RX :
cyclonev_pll_lvds_output (nº)
.pll_loaden_enable_disable (« vrai »),
.pll_lvdsclk_enable_disable (« vrai »)
) stratixv_pll_lvds_output_inst (
.ccout ({loaden_from_pll, fclk_from_pll}),
.loaden (loaden_to_lvds),
.lvdsclk (fclk_to_lvds)
);
Si la cible est un périphérique Stratix® V, vous pouvez stratixv_pll_lvds_output.
Cette configuration devrait être corrigée dans une version ultérieure du logiciel Quartus II.