ID de l'article: 000076251 Type de contenu: Dépannage Dernière révision: 19/06/2020

Pourquoi le paramètre de bit de configuration de l’emplacement de l’IP dur Avalon® -ST Intel® Stratix® 10 pour PCI Express et Avalon® -MM Intel® Stratix® 10 pour PCI Express est-il toujours 0, quel que soit le paramètre du catalogue IP ?

Environnement

    Intel® Quartus® Prime Pro Edition
    Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
    Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

En raison d’un problème avec l’IP matérielle Avalon® -ST Intel® Stratix® 10 pour PCI Express et l’IP dur Avalon® -MM Intel® Stratix® 10 pour PCI Express dans Intel® Quartus® version 19.4 du logiciel Prime Pro Edition, le bit de configuration de l’emplacement (bit 12) dans le registre d’état de la liaison PCI Express est toujours défini sur 0. Ce problème peut être observé à la fois dans la simulation et dans le matériel.

Résolution

Il n’y a pas de solution de contournement.

Produits associés

Cet article concerne 5 produits

FPGA Intel® Stratix® 10 MX
FPGA Intel® Stratix® 10 TX
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FPGA SoC Intel® Stratix® 10 GX
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