ID de l'article: 000076240 Type de contenu: Dépannage Dernière révision: 24/09/2019

Pourquoi la simulation VCS* échoue-t-elle pour le testbench de conception de l’exemple des options IP 25G Ethernet Intel® Stratix® 10 FPGA avec les options PTP, LEUR CRÉATION ET VHDL ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet 25G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans la version 19.3 et antérieure du logiciel Prime Pro Edition Intel® Quartus®, la simulation VCS* du testbench de l’exemple de la variante IP 25G Ethernet Intel® Stratix® 10 FPGA avec les options PTP, CORONAEC et VHDL choisies tombera en panne dans les VCS avec « erreur de résolution de référence de module croisé ».

     

     

    Résolution

    Pour contourner ce problème, suivez les étapes suivantes :

    1.) Naviguez jusqu’au répertoire « example_testbench/ » de l’exemple de conception

    2.) Ouvrez le fichier « basic_avl_tb_top.sv »

    3.) Commentaire sur la ligne 40 :

                defparam singleport1588_s10gxt_inst.s10_top.alt_e25s10_0.SIM_SHORT_AM = 1'b1 ;

    4.) Recompile la simulation

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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