ID de l'article: 000076200 Type de contenu: Dépannage Dernière révision: 11/09/2012

Mon signal d’horloge de configuration DCLK peut-il basculer avant et après la configuration ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Oui. Le signal DCLK, qui est le signal d’horloge de configuration des modes de série passive, de parallèle passif rapide et de synchronisation synchrone passive, peut basculer avant et après la configuration.

Le basculement DCLK au début de la configuration ne doit pas constituer un problème si le signal DATA est maintenu haut ou bas. FPGAs recherchez une séquence de démarrage sur les lignes DE DONNÉES, avant de commencer à enregistrer les données de configuration. Tant que le signal DATA ne bascule pas de manière aléatoire, les transitions DCLK ne déclenchent pas le cycle de configuration ou ne causent pas d’erreurs.

Après la configuration, l’entrée sur DCLK est ignorée par le FPGA.

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