ID de l'article: 000076184 Type de contenu: Messages d'erreur Dernière révision: 15/11/2011

Le message d’erreur concernant les cycles de mise hors tension automatique n’indique pas la plage valide

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Pour les interfaces de mémoire externe ciblant l’interface de la mémoire dure ressources de Arria les périphériques V ou Cyclone V, si vous spécifiez une auto non valide Power Down Cycles de valeur de 51 ou plus, un message d’erreur apparaît mais ne vous informe pas de l’éventail juridique des valeurs. Également vous ne pourrez pas générer votre conception.

    Ce problème affecte le ciblage des interfaces DDR2 et DDR3 uniPHY Arria V ou Cyclone V, avec le paramètre Activer l’interface mémoire dure activé.

    Ce problème sera résolu dans une version ultérieure de la DDR2 et Contrôleur SDRAM DDR3 avec UniPHY.

    Résolution

    Ce problème n’a aucune solution de contournement.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Cyclone® V
    FPGA et FPGA SoC Arria® V

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    Avertissement

    1

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