ID de l'article: 000076182 Type de contenu: Dépannage Dernière révision: 09/02/2015

Pourquoi obtiens-je une erreur fatale lorsque je compile une conception à l’aide d’un fichier source EDIF ?

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif En raison d’un problème dans la version 14.1 du logiciel Quartus® II et les versions ultérieures, il est possible que vous obteniez une erreur fatale lors de la compilation d’une netlist EDIF.
Résolution

Pour contourner ce problème, créez un fichier de mappage Verilog Quartus(.vqm)à partir de votre outil de synthèse 3e partie à la place.

Le problème devrait être résolu dans une prochaine version du logiciel Quartus II.

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