ID de l'article: 000076167 Type de contenu: Messages d'erreur Dernière révision: 27/08/2013

Erreur : le nœud de réception SERDES « ext_altlvds_rx:inst1|altlvds_rx:ALTLVDS_RX_component|ext_altlvds_rx_lvds_rx:auto_generated|rx_0 » n’est pas correctement connecté sur le port « DPACLKIN »

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Vous verrez cette erreur dans la version 11.0 du logiciel Intel® Quartus® II lorsque vous activez DPA sur le ALTLVDS_RX mégafunction et utilisez le mode PLL externe dans Intel® Stratix® périphériques V.

Pour éviter ce problème, suivez les étapes suivantes :

Modifiez la ligne de code suivante dans l’entité et la déclaration des composants dans le fichier de conception ALTVDS_RX de haut niveau :

rx_dpaclock : IN STD_LOGIC_VECTOR (0 DOWNTO 0)

À

rx_dpaclock : IN STD_LOGIC ;

Résolution

Ce problème est déjà résolu dans la version 11.0SP2 du logiciel Intel® Quartus® II.

Produits associés

Cet article concerne 4 produits

FPGA Stratix® V E
FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.