ID de l'article: 000076135 Type de contenu: Dépannage Dernière révision: 12/09/2012

Pourquoi n’est-ce pas un lien IP dur Gen2 PCIe dans l’emplacement Gen3 lors de l’utilisation du silicium ES ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un bogue dans le silicium StratixV® ES, l’IP dure Gen2 PCIe® ne parvient pas à établir un lien vers le haut dans l’emplacement Gen3. Ce problème est affecté dans les versions quartus® 11.1sp1 et ultérieures.

    Résolution

    Il existe deux façons de contourner le problème
    1. Modifiez le BIOS de RP pour être capable jusqu’à la vitesse Gen2. Cela signifie que l’emplacement ne peut être pris en charge que par Gen1 ou Gen2. En utilisant ce paramètre, la liaison s’entraîne jusqu’à Gen2 avec la configuration Gen2 HIP.
    2. Si l’option du BIOS n’est pas disponible pour la RP, hiqueter le cœur pour prendre en charge la génération 1 maximale. Avec cette configuration, la liaison sera au niveau de la vitesse Gen1.

    Ce problème est déjà résolu dans tous les siliciums de production StratixV®.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V GX

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.