ID de l'article: 000076108 Type de contenu: Dépannage Dernière révision: 18/11/2011

Plus de retards et de pertes de vitesse sont attendus pour les E/S des interfaces de mémoire externe UniPHY dans les périphériques Stratix V

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • I O
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Dans les appareils Stratix V, les banques d’E/S du coin sont attendues à avoir des retards de cœur à E/S et des E/S à cœur plus élevés et des valeurs de pré-adrométrie plus élevées que les autres banques d’E/S et ne sont pas adaptés à l’interface avec des mémoire à des fréquences supérieures à 667 MHz.Les caractéristiques du coin Les banques d’E/S ne sont pas encore prises en compte dans les modèles de synchronisation Stratix V disponibles dans la version 10.1 du logiciel Quartus II ; par conséquent, le timing l’analyse ne caractérisera pas avec précision les performances du E/S du coin.

    Résolution

    Éviter d’utiliser les bords externes des E/S aux côtés supérieurs et inférieurs du périphérique.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V

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