Descriptif
Ce type de décalage peut se produire lorsqu’un port n’est pas axé sur la conception d’or. Dans ce cas, Encounter Conformal attribue une valeur « Z » au port non piloté, mais la conception révisée possède une valeur prédéfinie pour ce port attribué par le Quartus® Logiciel II. Encounter Conformal détecte que les conceptions ne sont pas fonctionnellement équivalentes et signale un décalage lié aux ports.
Dans certains cas, le problème se produit lorsque vous utilisez des instanciations VHDL de certains Altera®mégafunctions. Pour éviter ce problème, génèrez votre variation mégafunction dans Verilog HDL.