Dans le fichier .qip du projet Platform Designer (anciennement Qsys), il est possible que les fichiers sdc de l’interface IP de l’interface de mémoire externe UniPHY ne soient pas dans l’ordre correct et cela peut être une raison pour des avertissements d’horloge manquants ou ignorés ou des avertissements critiques. Cela se voit généralement lorsque l’IP UniPHY est utilisée avec le partage de boucle à phase verrouillée (PLL) et de boucle à verrouillage de retard (DLL) entre deux interfaces.
Deux solutions possibles sont :
- Commentez les fichiers sdc dans le fichier Qsys .qip et ajoutez-les dans l’ordre requis dans les paramètres du projet Quartus -> Timing Analyzer -> fichiers SDC à inclure dans le projet.
- Modifiez le fichier Qsys .qip pour placer les fichiers SDC dans l’ordre nécessaire.
Pour chaque instance IP UniPHY, placez le fichier _p0.sdc avant les autres fichiers sdc pour cette IP UniPHY.
Pour que le flux de synchronisation du partage de l’horloge fonctionne correctement, l’ordre des fichiers .qip (et donc les fichiers sdc de synchronisation) doit être tel que les fichiers de ladc maître sont répertoriés avant les fichiers sdc esclaves associés.
Pour plus d’informations, reportez-vous à la section Interface de partage de DLL et PLL dans la section Functional Description – UniPHY du volume 3 du Manuel d’interface de mémoire externe.
Ce problème est résolu à partir de la version 12.0 du logiciel Quartus® II.