Erreur de compilation Cadence NCSim VHDL pour Ethernet 10G à faible latence MAC

Le simulateur Cadence NCSim VHDL peut entraîner une erreur de compilation pour les conceptions MAC Ethernet 10G à faible latence. La bibliothèque de simulateurs Le mappage dans le fichier Qsys .spd montre l’erreur suivante ou similaire :

ncelab : *W, ARCMRA : Culculter le travail. TOP_TB:RTL, MRA (le plus architecture.ncelab récemment analysé : *E,MULHOLEG : bindings possibles par exemple, « altera_reset_controller » de l’unité de conception dans « top_inst.top_tb_top_inst:rtl » sont : alt_em10g32_0.altera_reset_controller:module rst_controller.altera_reset_controller:module.ncelab : *W, CUNOTB : l’instance des composants n’est pas entièrement liée (:top_tb:top_inst:rst_controller) [Fichier:top_tb_top_inst.vhd, ligne:352].ncsim : 12.20-s014 : (c) Copyright Systèmes de conception cadence 1995-2013, Inc.ncsim : *F, NOSNAP : instantané « top_tb » n’existe pas dans les bibliothèques

Pour contourner ce problème, rédigez des scripts de simulation très réalistes. en utilisant la commande suivante :

ip-make-simscript --spd= --compile-to-work

Ce problème sera résolu dans une version ultérieure du Quartus Logiciel II.