ID de l'article: 000076039 Type de contenu: Dépannage Dernière révision: 13/08/2012

Pourquoi puis-je utiliser une horloge récupérée par un émetteur-récepteur pour alimenter une horloge de référence PLL émetteur sur Altera périphériques d’émetteur-récepteur ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le logiciel Quartus® II vous empêchera de connecter de manière extentrable une horloge récupérée d’un récepteur à l’entrée d’horloge de référence d’un émetteur PLL.

L’horloge récupérée est extraite de l’horloge intégrée dans le flux de données reçu. À mesure que le flux de données s’est multiplié sur un canal, l’horloge récupérée possède des caractéristiques de gigue non définies qui, si elle est introduite dans l’horloge de référence d’un émetteur PLL, peut faire dépasser la spécification de transmission de la gigue du protocole donné.

La méthode recommandée pour mettre en œuvre une architecture synchronisée d’horloge récupérée est d’acheminer l’horloge récupérée à l’extérieur du FPGA, et de passer l’horloge à l’aide d’un nettoyeur de jitter avant de retourner sur le FPGA par l’une des broches dédiées de l’horloge de référence de l’émetteur-récepteur.

Produits associés

Cet article concerne 10 produits

FPGA Stratix® II GX
FPGA Stratix® II GX
FPGA Stratix® II GT
FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Arria® V GX
FPGA Arria® V GT

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.