ID de l'article: 000076014 Type de contenu: Dépannage Dernière révision: 26/12/2013

Pourquoi le contrôleur SDRAM DDR3 avec UniPHY Intel® FPGA IP renvoie-t-il des données de lecture invalides après la réinitialisation du port avant multiport individuel ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • FPGA Intel® IP UniPHY avec contrôleur DDR3 SDRAM
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Quartus® II, il est possible que le contrôleur SDRAM DDR3 avec Intel® FPGA IP UniPHY retourne les données de lecture invalides après la réinitialisationmp_*reset_n* d’un port MPFE (multiport) individuel sans réinitialiser l’ensemble du contrôleur (ctl_reset_n/soft_reset_n/global_reset_n). Ce problème se produit parce que le registre des adresses de lecture FIFO des données en lecture n’est pas réinitialisé ensemble avec le registre des adresses de lecture. Ce décalage mène à la lecture des adresses pointant vers le mauvais emplacement des données de lecture renvoyées par le contrôleur.

    Résolution

    Ce problème est résolu dans le logiciel Quartus® II v15.0.

    Produits associés

    Cet article concerne 11 produits

    FPGA Cyclone® V GX
    FPGA Arria® V GZ
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
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