En raison d’un problème dans le logiciel Quartus® II, il est possible que le contrôleur SDRAM DDR3 avec Intel® FPGA IP UniPHY retourne les données de lecture invalides après la réinitialisationmp_*reset_n*
d’un port MPFE (multiport) individuel sans réinitialiser l’ensemble du contrôleur (ctl_reset_n
/soft_reset_n
/global_reset_n
). Ce problème se produit parce que le registre des adresses de lecture FIFO des données en lecture n’est pas réinitialisé ensemble avec le registre des adresses de lecture. Ce décalage mène à la lecture des adresses pointant vers le mauvais emplacement des données de lecture renvoyées par le contrôleur.
Ce problème est résolu dans le logiciel Quartus® II v15.0.