Le logiciel Quartus® II ne prend en charge qu’une seule instruction DVHDL dans un processus. Les autres constructions d’attente VHDL telles que les instructions d’attente ou les processus comportant plusieurs instructions d’attente ne sont pas synthétables.
Par exemple, la synthèse intégrée de Quartus II prend en charge la syntaxe d’attente suivante :
architecture dff_arch of ls_dff is
begin
output: process begin
wait until (CLK'event and CLK='1');
Q <= D;
Qbar <= not D;
end process output;
end dff_arch;
Le logiciel ne prend pas en charge les types d’attente suivants et génère une erreur lors de la synthèse :
process --Unsupported process declaration
begin
CLK <= ‘0’;
wait for 20 ns;
CLK <= ‘1’;
wait for 12 ns;
end process;
output: process begin --Unsupported process declaration
wait until (CLK'event and CLK='1');
Q <= D;
Qbar <= not D;
wait until (CLK'event and CLK='0');
Q <= 0;
Qbar <= 1;
end process output;