ID de l'article: 000075945 Type de contenu: Information et documentation de produit Dernière révision: 31/12/2013

Comment activer le périphérique Stratix® IV GX pour passer les exigences du test PCI Express Electrical Gold sur la carte de base de conformité v2.0 (CBB) ?

Environnement

  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le test PCI Express Electrical Gold nécessite la CBB v2.0 pour être connecté au périphérique en cours de test (DUT).   Le CBB envoie un signal de 100 MHz pour 1 ms indiquant la machine LTSSM (Link Training and Status State Machine) du périphérique aval en cours de test (DUT) pour passer à plusieurs états de conformité aux sondages. Dans ces états, le det envoie des données aux débits de Gen1, Gen2 (avec -3,5db deemphasis) et Gen2 (avec -6db deemphasis) qui peuvent être observées dans le cadre pour confirmer la conformité du signal électrique. Le CBB est couplé au récepteur aval.

    Lorsque Stratix® périphérique IV GX est utilisé en tant que DUT, en raison du fait qu’il est couplé à un ccbb à un niveau de mode commun différent, le récepteur Stratix IV GX ne reçoit pas la tension de mode commune requise (0,85 v) pour détecter le signal. Par conséquent, la logique du tissu FPGA qui implémente LTSSM ne peut pas passer aux états de conformité à plusieurs sondages pour terminer le test.

    Résolution Lors des tests avec le CBB, forcez le LTSSM mis en œuvre dans le tissu FPGA à transférer dans différents états de conformité aux sondages à l’aide d’un bouton de pousse externe ou d’une logique utilisateur. Si vous utilisez le bloc IP dur Stratix IV GX PCIExpress, affirmez le port testin[5] du fichier d’emballage généré par le compilateur PCIExpress dans votre conception.  L’affirmation de ce port force le LTSSM dans le bloc IP dur à passer à ces états. Le port testin[5] doit être indiqué pour un minimum de 16 ns et moins de 24 ms.

    Produits associés

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    FPGA Stratix® II GX

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