Problème critique
La logique du contrôleur de réinitialisation du compilateur IP pour PCI Express
implémentation d’IP dure avec des modules de réinitialisation internes sur Stratix IV
Les périphériques GX ne surveillent pas pll_locked l’état après
le busy_altgxb_reconfig signal est déconté. En tant que
résultat, vous pouvez observer l’instabilité des liens avant le compilateur IP
pour PCI Express passe dans la récupération de liaison après la perte de verrouillage PLL.
Ce problème affecte tout compilateur IP pour ip dure PCI Express implémentations avec des modules de réinitialisation internes sur Stratix périphériques IV GX.
Pour éviter ce problème, assurez-vous que votre compilateur IP pour PCI L’horloge de référence de l’émetteur-récepteur Express répond aux exigences suivantes :
- L’horloge de référence doit être une horloge d’exécution gratuite qui est valide après l’alimentation du périphérique.
- L’horloge de référence doit rester stable pendant le fonctionnement normal, réinitialisation soft, réinitialisation à chaud, powerdown, état link down et autres prévus Situations.
Ce problème ne sera pas résolu dans une version ultérieure de l’IP Compilateur pour PCI Express. Le bon fonctionnement nécessite que la conception suivez les contraintes d’horloge de référence décrites dans la solution de contournement Section.