Par conception, PCIe® le cœur définit une haute TxsWaitRequest_o active à élevée après sa réinitialisation. Cependant, la logique de l’application ne doit surveiller TxsWaitRequest_o que lorsqu’elle affirme TxsRead_i ou TxsWrite_i.
La raison pour laquelle TXsWaitRequest_0 est revendiquée par défautcar le cœur peut avoir besoin de cycles supplémentaires pour décoder la commande TX transmise par couche d’application. Ce processus commence lorsque TxsRead_i ou TxsWrite_i est actif.
1. Il y a deux raisons pour lesquelles le cœur a besoin de la latence supplémentaire :
Un. Pour effectuer la traduction d’adresses pour Avalon®-MM à PCI Express® Demande
B. Pour interrompre la transaction en écriture sur plusieurs demandes conformément aux spécifications PCI Express
2. Si une demande TX est active, le cœur effacera finalement TxsWaitRequest_o lorsqu’il sera prêt à traiter les données d’écriture suivantes ou une nouvelle commande.
3. Le cœur peut TxsWaitRequest_o au même cycle de la demande si le cœur est prêt.