ID de l'article: 000075858 Type de contenu: Dépannage Dernière révision: 20/02/2014

Temps de démarrage U pendant la programmation FPGA

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Sur le Cyclone V SoC HPS, il est possible que U-Boot se termine sans avoir terminé et signalez un code d’erreur de -6, indiquant que le FPGA le contrôle bloc ne peut pas obtenir de données valides. Cela peut se produire si le gestionnaire FPGA quitte la phase d’initialisation avant les tests U-Boot pour cette phase. En tant que résultat, la valeur du champ du gestionnaire FPGA stat.mode est, et les temps de démarrage USERMODE U attendent stat.mode pour être configuré sur INITPHASE .

    Résolution

    Modifiez le fichier source U-Boot arch/arm/cpu/armv7/socfpga/fpga_manager.c. Modifiez le stat.mode test pour autoriser = ou = stat.mode INITPHASE stat.mode USERMODE .

    Vous pouvez autrement passer à la version v13.1 ou une version ultérieure.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Cyclone® V

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