La simulation PLL est configurée 64 teps par cycleand limitée à un pas de granularité de 1 ps. Pour certains paramètres de fréquence, les étapes pll ont des points decisie lorsqu’ils sont divisés à 64 teps et la durée de l’étape PLL sera plus acerdue. Comme l’IP altmemphy incrément continuellement la phase, la simulation ne prenait pas de temps à créer suffisamment d’erreurs pour qu’elle soit complètement à 180 degrés hors cycle.
Pour résoudre ce problème, calculez la valeur d’horloge de référence PLL la plus proche de la valeur cible pour la simulation.
Exemple:
Pour 24,576 MHz (40,690 ns), la PLL est configurée 64 teps par cycle. Il faut donc 635,78ps par étape. La simulation PLL se limite à un pas en granularité de 1 ps, ce qui lui permet d’utiliser 636 ps par étape. Comme l’IP altmemphy incrément continuellement la phase, la simulation ne prenait pas de temps à créer suffisamment d’erreurs pour qu’elle soit complètement à 180 degrés hors cycle.
Pour éviter ces erreurs dans cette plage de fréquences, déterminez une valeur multiple de 64, soit 24,606 MHz (cette valeur est plus proche de 24,567 MHz).
Dans les applications effectives, nous pouvons toujours rester la fréquence de référence réelle.