Il est possible que vous voyiez une latence de réception excessive lors de l’utilisation du mode de base 10G PCS faible latence ou Native PHY sur Stratix® V GX ou Arria® périphériques V GZ dans les conditions suivantes :
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Bit Slip est sélectionné en mode d’alignement de texte
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Les ratios de l’enfideur sont configurés pour 66:40, 64:32 ou 50:40
Pour les configurations PHY de l’émetteur-récepteur ci-dessus, la latence du loopback aller-retour peut augmenter de 1 à 23 cycles d’horloge parallèle supplémentaires si le port rx_bitslip est bascule plus de FPGA largeur d’interface Fabric -1 fois.
Pour contourner ce problème, vous ne devez pas basculer le port rx_bitslip plus de FPGA largeur d’interface fabric -1 fois pour les configurations PHY de l’émetteur-récepteur ci-dessus.
Altera recommande de distinguer les pulsations de rx_bitslip d’au moins 20 cycles d’horloge parallèles pour tenir compte de la latence du pipeline PCS de l’émetteur-récepteur.
Une solution de contournement alternative consiste à utiliser la fonction rx_clkslip sur le PHY natif.