ID de l'article: 000075695 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi le port de sortie rx_phase_comp_fifo_error de l’émetteur-récepteur Stratix IV GX est-il toujours à un état non défini lors d’une simulation fonctionnelle ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Altera a identifié que lors d’une simulation fonctionnelle d’une instance d’émetteur-récepteur IV GX Stratix®, le port de rx_phase_comp_fifo_error sortie est toujours dans un état non défini . C’est un problème connu. Altera vous recommande de ne pas utiliser ce port pour la simulation des conceptions du logiciel Quartus® II version 8.0.

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FPGA Stratix® II GX

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