ID de l'article: 000075689 Type de contenu: Dépannage Dernière révision: 16/07/2021

Pourquoi l’ip de streaming P-Tile Avalon Intel® FPGA P pour PCI Express* Design Example exporte-t-elle les interfaces de reconfiguration vers des broches, des ports de haut niveau ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • PCI Express*
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec l’ip de streaming Avalon P-Tile Intel® FPGA pour PCI Express*, les interfaces de reconfiguration sont incorrectement exportées vers des broches/ports de haut niveau ?

    Cela peut déstabiliser la conception en fonction des signaux connectés à ces broches du circuit imprimé proprement dit.

    Les signaux suivants sont exportés incorrectement au niveau supérieur.

    dummy_user_avmm_rst_reset
    p0_config_tl_dl_timer_update
    xcvr_reconfig_read
    xcvr_reconfig_readdatavalid
    xcvr_reconfig_waitrequest
    xcvr_reconfig_write
    p0_config_tl_tl_cfg_add
    p0_config_tl_tl_cfg_ctl
    p0_config_tl_tl_cfg_func
    p0_tx_cred_tx_cdts_type
    p0_tx_cred_tx_data_cdts_consumed
    xcvr_reconfig_address
    xcvr_reconfig_writedata
    xcvr_reconfig_readdata

    Résolution

    Pour contourner ce problème, modifiez le RTL de haut niveau pour empêcher l’exportation de ces signaux, ou utilisez la répartition des broches virtuelles pour en faire autant.

    Ce problème est résolu à partir de la version 21.3 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 3 produits

    FPGA et FPGA SoC Intel® Agilex™ 7 série I
    FPGA Intel® Stratix® 10 DX
    FPGA et FPGA SoC Intel® Agilex™ série F

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