En raison d’un problème avec l’ip de streaming Avalon P-Tile Intel® FPGA pour PCI Express*, les interfaces de reconfiguration sont incorrectement exportées vers des broches/ports de haut niveau ?
Cela peut déstabiliser la conception en fonction des signaux connectés à ces broches du circuit imprimé proprement dit.
Les signaux suivants sont exportés incorrectement au niveau supérieur.
dummy_user_avmm_rst_reset
p0_config_tl_dl_timer_update
xcvr_reconfig_read
xcvr_reconfig_readdatavalid
xcvr_reconfig_waitrequest
xcvr_reconfig_write
p0_config_tl_tl_cfg_add
p0_config_tl_tl_cfg_ctl
p0_config_tl_tl_cfg_func
p0_tx_cred_tx_cdts_type
p0_tx_cred_tx_data_cdts_consumed
xcvr_reconfig_address
xcvr_reconfig_writedata
xcvr_reconfig_readdata
Pour contourner ce problème, modifiez le RTL de haut niveau pour empêcher l’exportation de ces signaux, ou utilisez la répartition des broches virtuelles pour en faire autant.
Ce problème est résolu à partir de la version 21.3 du logiciel Intel® Quartus® Prime Pro Edition.