ID de l'article: 000075662 Type de contenu: Dépannage Dernière révision: 19/07/2021

Pourquoi l’IP DMA multicanal PCI Express* pour P-Tile possède-t-elle une largeur de bus incorrecte pour l’interface Config TL ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec l’IP DMA multicanal pour PCI Express* pour P-Tile, dans la version 21.1 du logiciel Intel® Quartus® Prime Pro Edition , l’interface Config TL signale des largeurs incorrectes.

    Le signal usr_hip_tl_config_func_o doit être un signal 3 bits et le signal usr_hip_tl_config_ctl_o doit être un signal de 16 bits.

    Résolution

    Ce problème est résolu à partir de la révision 21.2 du logiciel Intel® Quartus® Prime Pro Edition.

    Le guide de l’utilisateur de l’IP DMA multicanal pour PCI Express* devrait être corrigé dans une version ultérieure du document.

    Produits associés

    Cet article concerne 3 produits

    FPGA Intel® Stratix® 10 DX
    FPGA et FPGA SoC Intel® Agilex™ 7 série F
    FPGA et FPGA SoC Intel® Agilex™ 7 série I

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.