Problème critique
L’IP matérielle PCIe* Stratix® 10 ES peut rencontrer une fuite de crédit pendant la transmission TLP. Lorsque le TX FIFO interne de l’IP matérielle se remplit, cela peut entraîner une fuite de crédit. Cela peut entraîner une limitation de l’interface utilisateur en conjonction avec des informations inexactes sur la consommation de crédit signalées sur l’interface de crédit TX.
Toutes les configurations Gen1, Gen2 et Gen3 sur les appareils Stratix 10 GX avec des tuiles L ES1, ES2 L-Tiles ou ES1 H-Tiles sont impactées et peuvent observer une dégradation des performances entraînant une réduction de la bande passante.
Pour contourner cette errata, vous devez surveiller et protéger le crédit disponible pour chaque type de transaction : comptabilisé (P), non validé (NP) et complet (Cpl) à l’aide de la formule ci-dessous. Ne calculez pas le tx_*_cdts_limit en utilisant le signal tx_*_cdts_consumed sur l’interface de crédit TX :
Crédit disponible = Crédits annoncés par le partenaire – Go
Où Go = 128 crédits pour les données, 64 crédits pour l’en-tête.
Cette solution de contournement ne s’applique pas aux appareils qui publient moins de 128 crédits.
Vous trouverez ci-dessous un exemple de pseudo-code pour le type de trafic TLP NPH (mémoire lue sans charge utile) afin d’éviter les fuites de crédit tout en suivant la règle de commande PCIe*
1a. Suivez le nombre de TLP NP en cours comme suit
If (num_of_outstanding_NP_TLP < Initial_NPH_Credit) {
Send_NPH_packet ;
}
1b. (OU) Bande de garde le crédit disponible pour les TLP NPFS comme suit
If ((tx_nph_cdts – 64) > 0) {
Send_NPH_packet ;
}
Cet erreur est corrigé dans les périphériques Stratix® 10 GX avec des tuiles L ES3, des tuiles L de production, des tuiles H ES2 ou des tuiles H de production, et tous les périphériques Intel Stratix 10 SX.