ID de l'article: 000075633 Type de contenu: Dépannage Dernière révision: 15/03/2019

Pourquoi le signal serdes_pll_locked de l’IP dure PCI* Express supérieure des périphériques Intel® Cyclone® V ne se bloque-t-il pas ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP hard IP pour PCI Express* Cyclone® V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec le logiciel Intel® Quartus® Prime, Intel® Cyclone® périphérique V qui comprend 6 canaux d’émetteur-récepteur et deux IP dures PCIe* voit un problème où le signal de serdes_pll_locked d’IP dure PCIe* supérieur ne peut pas être verrouillé. L’IP dure PCIe inférieure n’a pas ce problème et fonctionne correctement.

    Résolution

    Pour contourner ce problème, exécutez le script enable_rx_pma_direct.xml en haut du fichier SOF généré par Quartus.

    Exécutez le script à partir de la ligne de commande comme illustré ci-dessous, téléchargez le script .xml à partir d’ici et exécutez-le dans le même répertoire que le fichier du projet Quartus (.qpf).

    quartus_asm -e -x enable_rx_pma_direct.xml

     

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    FPGA et FPGA SoC Cyclone® V

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