ID de l'article: 000075625 Type de contenu: Dépannage Dernière révision: 15/03/2019

Pourquoi le mode de décimation du cœur de FIR II Intel FPGA IP ne peut-il pas emballer le pré-adder et le registre d’entrée dans le bloc DSP ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP FIR II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec le logiciel Intel® Quartus® Prime, le pré-adder et le registre d’entrée du cœur Intel FPGA IP FIR ii de décimatage ne peuvent pas être emballés dans le bloc DSP si le coefficient et la largeur des données d’entrée sont de 19 bits et 18 bits. Cela peut également avoir un impact important sur les performances de synchronisation de la conception.

    Résolution

    Utiliser des coefficients de largeur de 18 ou 20 bits. Ce problème sera résolu dans une version ultérieure du logiciel Quartus Prime.

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