ID de l'article: 000075616 Type de contenu: Messages d'erreur Dernière révision: 31/07/2017

Erreur (13381) : erreur HDL Verilog à alt_vip_cps_alg_core_packer.sv(169) : la sélection de partie a une taille négative ou zéro, mais doit utiliser un ou plusieurs bits

Environnement

  • Intel® Quartus® Prime Pro Edition
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec le cœur IP du séquenceur de plan 10 couleurs ARRIA® II, vous pouvez voir l’erreur ci-dessus dans la version 16.1 du logiciel Prime Pro de Quartus® lorsqu’il s’agit de compléter l’IP avec un paramétrage qui utilise plusieurs pixels en parallèle.

    Résolution

    Ce problème a été résolu à partir de la version 16.1.1 du logiciel Quartus Prime Pro.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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    Avertissement

    1

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