Pour utiliser l’IP dure pour PCI Express® tester un bus en conjonction avec SignalTap™ II, une carte de registre ou des E/S d’usage général pour observer les signaux d’interface PIPE sur Arria® périphériques V GZ et Stratix® V. Suivez les instructions ci-dessous :
Le bus d’essai se compose de test_in bus et test_out Bus. Le bus de test est conçu uniquement pour le débogage et ne doit pas être utilisé dans les conceptions de production.
Lla test_in bus détermine quels signaux d’interface IP PIPE durs route vers le test_out bus pour l’observation. Les 32 bits supérieurs du test_in bus dans le fichier altpcie_sv_hip_ast_hwtcl.v est utilisé pour sélectionner deux des huit voies PCIe. Les signaux PIPE de ces deux voies sont envoyés vers le 320 bits test_out bus (également Testout dans le même fichier).
1. Déterminer la valeur des 32 bits supérieurs du bus test_in
Seuls les 32 bits supérieurs du test_in le bus est utilisé pour sélectionner les signaux d’interface PIPE pour deux voies PCIe spécifiques à la fois. Le Tableau 1 montre la test_in[63:32] valeur pour sélectionner les voies.
test_in[63:32] | Sélection de la voie de signal d’interface PIPE |
32'h0 | voie 0 et voie 1 |
32'h1 | voie 2 et voie 3 |
32'h2 | voie4 et voie5 |
32'h3 | voie6 et voie7 |
Tableau 1. Test_in[63:32] Valeur à sélectionner différentes voies
2. Définissez la valeur de test_in[63:32] dans le fichier altpcie_sv_hip_ast_hwtcl.v
Dans le fichier : altpcie_sv_hip_ast_hwtcl.v, modifier la ligne 2929
De
.test_in ({testin[63:1](ALTPCIE_SV_HIP_AST_HWTCL_SIM_ONLY==0)?1'b0:testin[0]}),
À
.test_in ({32'h,testin[31:1],(ALTPCIE_SV_HIP_AST_HWTCL_SIM_ONLY==0)?1'b0:testin[0]}),
Remarque = 0 à 3 selon le tableau ci-dessus
3. Observez les signaux d’interface PIPE du testout dans le module altpcie_sv_hip_ast_hwtcl
Vous pouvez observer les signaux d’interface PIPE correspondants sur le 320 bits test_out bus, également appelé testout, dans le module altpcie_sv_hip_ast_hwtcl. Le tableau suivant montre les signaux d’interface PIPE pour des voies particulières du bus testout. Vous pouvez observer le bus de test à l’aide de SignalTap™ II, de la carte de registre ou des E/S d’usage général.
Signaux d’interface PIPE | Largeur du bit | Voie 0/Lane 2/Lane 4/Lane 6 | Voie 1/Lane 3/Lane 5/Lane 7 |
réservé - non utilisé | 58 | testout[159:102] | testout[319:262] |
lane ssalenable | 1 | testout[101] | testout[261] |
ssyrleinfersel | 3 | testout[100:98] | testout[260:258] |
txdeemph | 1 | testout[97] | testout[257] |
txmaragi | 3 | testout[96:94] | testout[256:254] |
Taux | 2 | testout[93:92] | testout[253:252] |
rxstatus | 3 | testout[91:89] | testout[251:249] |
rxelecidle | 1 | testout[88] | testout[248] |
phystatus | 1 | testout[87] | testout[247] |
rxvalid | 1 | testout[86] | testout[246] |
rxblkst | 1 | testout[85] | testout[245] |
rxsynchd | 2 | testout[84:83] | testout[244:243] |
rxdataskip | 1 | testout[82] | testout[242] |
rxdatak | 4 | testout[81:78] | testout[241:238] |
rxdata | 32 | testout[77:46] | testout[237:206] |
powerdown | 2 | testout[45:44] | testout[205:204] |
rxpoluxité | 1 | testout[43] | testout[203] |
txcompl | 1 | testout[42] | testout[202] |
txelecidle | 1 | testout[41] | testout[201] |
txdetectrx | 1 | testout[40] | testout[200] |
txblkst | 1 | testout[39] | testout[199] |
txsynchd | 2 | testout[38:37] | testout[198:197] |
txdataskip | 1 | testout[36] | testout[196] |
txdatak | 4 | testout[35:32] | testout[195:192] |
txdata | 32 | testout[31:0] | testout[191:160] |