Pourquoi dois-je effectuer la mise à niveau IOPLL Intel® FPGA IP dans l’exemple de conception Intel® FPGA IP Ethernet à trois vitesses Intel® Stratix® 10 E-Tile ?

En raison d’un problème dans la version 21.2 du logiciel Intel® Quartus® Prime Pro Edition, vous pouvez voir que le Intel® FPGA IP IOPLL n’est pas mis à niveau avec succès dans le Intel® FPGA IP Ethernet triple vitesse 10/100/1000Mb MAC (Fifoless) avec IEEE1588v2 et 2XTBI PCS avec E-Tile GXB Transceiver Design Example.

Sans effectuer la mise à niveau IOPLL Intel® FPGA IP, les erreurs suivantes sont visibles lors de la compilation de l’exemple de conception :

Erreur (18185) : Votre conception contient des composants IP qui doivent être optimisés. Pour de bonifier votre IP, utilisez la boîte de dialogue Mise à niveau des composants IP, disponible dans le menu Du projet dans le logiciel Quartus Prime

Erreur (18186) : vous devez mettre à niveau le composant IP instantané dans le fichier ip/alt_tse_iopll_todsampling_clk.ip avec la dernière version du composant IP.

Erreur (18186) : vous devez mettre à niveau le composant IP instantané dans le fichier ip/alt_core_iopll_upstream.ip avec la dernière version du composant IP.

Erreur (18186) : vous devez mettre à niveau le composant IP instantané dans le fichier ip/alt_core_iopll_tse_rx_clk.ip avec la dernière version du composant IP.

Erreur (18186) : vous devez mettre à niveau le composant IP instantané dans le fichier ip/alt_core_iopll_tse_clk.ip avec la dernière version du composant IP.

Pour résoudre ce problème dans la version 21.2 du logiciel Intel® Quartus® Prime Pro Edition, suivez les étapes ci-dessous .

1. Effectuez la mise à niveau IP et éliminez les composants IOPLL Intel® FPGA IP.
2. Ouvert Lla script de simulation pour le simulateur de votre choix :
   • Modelsim* -/example_testbench/setup_scripts/common/modelsim_files.tcl
   • VCS* - /example_testbench/setup_scripts/common/vcs_files.tcl
   • VCSmx* - /example_testbench/setup_scripts/common/vcsmx_files.tcl
   • Xcecomb* - /example_testbench/setup_scripts/common/xcelium_files.tcl
3. Modifier Lla quatre noms de fichiers de conception IOPLL Intel® FPGA IP dans le script de simulation pour correspondre au nom des fichiers de conception des composants IOPLL Intel® FPGA IP. Des exemples de l’IOPLL Intel® FPGA IP noms de fichiers de conception avec suffixe de chaîne aléatoire qui doivent être mis à jour.
   • alt_core_iopll_tse_clk_altera_iopll_1931_oppet4q.vo1
   • alt_core_iopll_tse_rx_clk_altera_iopll_1931_t57sz6i.vo1
   • alt_core_iopll_upstream_altera_iopll_1931_4pedkla.vo1
   • alt_tse_iopll_todsampling_clk_altera_iopll_1931_7vfkdfa.vo1
4. Enregistrez les fichiers.

Ce problème est résolu à partir de la version 21.3 du logiciel Intel® Quartus® Prime Pro Edition.