ID de l'article: 000075587 Type de contenu: Dépannage Dernière révision: 19/07/2021

Pourquoi l’exemple de conception R-Tile Avalon® Streaming Intel® FPGA IP pour PCI Express utilise-t-il la norme d’E/S CML sur les broches d’entrée de l’horloge de référence PCI Express ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • example-design-components
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans l’exemple de conception de la Intel® FPGA IP R-Tile Avalon® Streaming for PCI Express, la norme d’E/S par défaut pour les broches d’entrée de l’horloge de référence PCI Express est CML.

    Résolution

    Conformément à la spécification de base PCI Express et aux directives de connexion des broches de la famille de périphériques Intel Agilex, les broches d’entrée de l’horloge de® référence doivent être réglées sur la norme d’E/S HCSL.

    Ce problème est résolu dans Intel® Quartus® logiciel Prime Pro Edition 21.3.

    Articles apparentés

    Erreur (12341) : la broche d’entrée a une norme d’E/S HCSL, mais le périphérique sélectionné ne prend pas en charge le fonctionnement des broches d’entrée avec une norme d’E/S HCSL.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ série I

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