ID de l'article: 000075585 Type de contenu: Dépannage Dernière révision: 29/04/2021

Pourquoi le kit de développement de portefeuille de Intel Agilex® 7 FPGA ne parvient-il pas à lier l’train correctement dans un système PCIe* Gen3 ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le kit de développement de portefeuille Intel Agilex® 7 FPGA possède (SW7.1) une position par défaut définie sur le mode SRIS ACTIVÉ.

Cela peut entraîner des problèmes d’instabilité des liaisons PCIe*, en particulier dans les anciens systèmes Gen3.

 

 

 

 

 

 

Résolution

Pour contourner ce problème potentiel, définissez SW7.1 sur la position OFF (architecture Refclk commune), en particulier lors de l’utilisation de la carte dans des systèmes Gen3 plus anciens.

Produits associés

Cet article concerne 2 produits

FPGA et FPGA SoC Intel® Agilex™ 7 série F
Kits de développement Intel® Agilex™ série F

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