Comment traiter les violations de temps d’attente pour les chemins où le registre de destination est implémenté dans un bloc DSP dédié dans les périphériques Arria® V ?

En raison d’un problème dans la version 13.1 et antérieures du logiciel Quartus® II, vous pouvez voir des violations de blocage dans les conceptions Arria® V pour les chemins où le registre source est implémenté à l’aide d’un registre de base standard et le registre de destination est implémenté en tant que registre d’entrée DSP dédié.

Pour contourner ce problème, surlimitez les exigences de maintien pendant le processus d’ajustement en ajoutant cette contrainte à votre fichier de contraintes de conception Synopsys (.sdc) :

if {($::quartus(nameofexecutable) == « quartus_map ») || ($::quartus(nameofexecutable) == « quartus_fit »)} {
set_min_delay -de [get_keepers {<registre de sourece>}] -à [get_keepers {<registre de destination>}] 0.1
}

Si les violations que vous constatez sont supérieures à 100 ps, la valeur de surcontrainte peut être augmentée.

Ce problème a été résolu à partir de la version 13.1.2 du logiciel Quartus® II