Problème critique
En raison d’un problème avec la version 21.2 et antérieure du logiciel Intel® Quartus® Prime, la gmii16b_rx_latency du signal de sortie Multi-rate PHY PHY 1G/2,5G/5G/10G Multi-rate PHY Intel® FPGA IP peut potentiellement s’effectuer entre 0 (min) et 0x3FFFFF (max) lorsque l’horloge Tx (tx_serial_clk), l’horloge Rx (rx_cdr_refclk), la liaison de l’horloge de référence du canal de données Tx partenaire et la latency_measure_clk recommandée de 80 MHz du cœur IP partagent une source d’horloge commune.
En conséquence, les timestamps Rx générés ne sont pas exacts, et le retard/décalage mesuré est beaucoup plus important que prévu dans les applications IEEE 1588. Cependant, le signal gmii16b_tx_latency n’est pas affecté par ce problème. Ce problème concerne uniquement les opérations 1G et IEEE 1588 2,5G. Les opérations 5G et 10G IEEE 1588 ne sont pas affectées.
Modifiez la fréquence d’horloge du cœur IP latency_measure_clk de 80 MHz à 79,98 MHz ou 80,02 MHz pour éviter ce problème.
Cette modification peut également être appliquée à la fréquence d’horloge d’échantillonnage de 80 MHz du Intel® FPGA IP de synchronisation TOD et sera
n’affectent pas la précision de l’timestamping PTP.
Ce problème est résolu à partir de la version 21.4 du logiciel Intel® Quartus® Prime Pro Edition.