ID de l'article: 000075560 Type de contenu: Dépannage Dernière révision: 05/05/2021

Pourquoi l’exemple de conception HDMI 2.1 Intel® FPGA ne lit-il pas occasionnellement le récepteur EDID du dissipateur HDMI après un événement de basculement ou de réinitialisation ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP HDMI*
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

En raison d’un problème commençant par la version 19.4 du logiciel Intel® Quartus® Prime Pro lors de l’utilisation du Intel® Arria® 10 appareils et de la version 20.4 du logiciel Intel® Quartus® Prime Pro lors de l’utilisation du Intel® Stratix® 10 appareils, le cœur IP HDMI Intel® FPGA Source peut ne pas lire le récepteur EDID du dissipateur HDMI après un événement de basculement ou de réinitialisation.

Cela est dû au fait que le cœur IP HDMI Intel® FPGA Source FLT_update que l’interrogation continue à fonctionner lorsque le câble HDMI Tx est débranché. Ce problème entraîne une corruption de la conception du logiciel maître I2C et l’empêche de lire correctement le contenu EDID.

Résolution

Ce problème est résolu à partir de la Intel® Quartus® logiciel Prime Pro Edition version 21.1.

Produits associés

Cet article concerne 2 produits

FPGA et FPGA SoC Intel® Arria® 10
FPGA et FPGA SoC Intel® Stratix® 10

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