Lorsque vous utilisez l’interface de registre Avalon®-MM dans le Intel® FPGA IP JESD204B, vous pouvez activer l’inversion de la polarité via le bit[0] des registres lane_ctrl_ (0x4 - 0x20), où représente le numéro de voie cible.
Reportez-vous aux liens suivants pour obtenir la carte d’adresse JESD204B et les définitions du registre :
TX : https://www.intel.com/content/www/us/en/programmable/support/literature/ug/altera_jesd204_tx_regmap.html
RX : https://www.intel.com/content/www/us/en/programmable/support/literature/ug/altera_jesd204_rx_regmap.html
Pour les conceptions qui n’utilisent pas l’interface de registre, suivez les instructions de la solution ci-dessous, pour permettre l’inversion de polarité sur une base par voie dans le Intel® FPGA IP JESD204B.
Si l’accès au registre du cœur du Intel® FPGA IP JESD204B n’est pas disponible, suivez la séquence de contournement ci-dessous pour activer l’inversion de polarité.
Changez de répertoire en nom de cœur /altera_jesd204_phy_//
Ouvrez le fichier < nom du cœur >_altera_jesd204_phy__.v avec n’importe quel éditeur de texte.
Recherchez l'.csr_lane_polarity port dans l’inst_et/ou rx>_mlpcs l’instancisation.
La largeur du port d’entrée csr_lane_polarity est L, où L représente le nombre total de voies dans le cœur Intel® FPGA IP JESD204B. Le bus LSB représente la voie 0, le 1 bit le moins important représentant la voie 1,..., le bus MSB représente la voie L-1.
Pour permettre l’inversion de la polarité, lecteur 1 vers le bit cible dans csr_lane_polarity port d’entrée.
L’exemple suivant montre une conception de 8 voies, avec polarité invertie pour la voie 0 à la voie 2 :
nom du module <>_altera_jesd204_phy__ #(
...
altera_jesd204_tx_mlpcs (nº)
...
) inst_tx_mlpcs (
...
.csr_lane_polarity (7 b0000_0111), // TX : polarité invertie pour les voies 0-2
...
);
altera_jesd204_rx_mlpcs(s)
...
) inst_rx_mlpcs (
...
.csr_lane_polarity (7 b0000_0111), // RX : polarité invertie pour les voies 0-2
...
);
...