ID de l'article: 000075530 Type de contenu: Dépannage Dernière révision: 18/12/2018

Pourquoi le noyau IP High Speed Reed Solomon FPGA génère-t-il un ensemble incorrect de symboles de contrôle pour mes données ?

Environnement

    Intel® Quartus® Prime Pro Edition
    Intel® FPGA IP encoder/décodeur Reed-Solomon haut débit IP-RSCODEC-HS
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème avec la génération de la source RTL du noyau IP High Speed Reed Solomon FPGA, si le paramètre 'Hyper-optimisation' est défini sur 'High', l’IP générera un ensemble incorrect de symboles de vérification pour la charge utile de données entrante.

Résolution

Pour contourner ce problème, définissez le paramètre « Hyper-optimisation » sur « Faible ».

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FPGA et FPGA SoC Intel® Stratix® 10

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