ID de l'article: 000075530 Type de contenu: Dépannage Dernière révision: 18/12/2018

Pourquoi le noyau IP High Speed Reed Solomon FPGA génère-t-il un ensemble incorrect de symboles de contrôle pour mes données ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® FPGA IP encoder/décodeur Reed-Solomon haut débit IP-RSCODEC-HS
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec la génération de la source RTL du noyau IP High Speed Reed Solomon FPGA, si le paramètre 'Hyper-optimisation' est défini sur 'High', l’IP générera un ensemble incorrect de symboles de vérification pour la charge utile de données entrante.

    Résolution

    Pour contourner ce problème, définissez le paramètre « Hyper-optimisation » sur « Faible ».

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.