ID de l'article: 000075530 Type de contenu: Dépannage Dernière révision: 18/12/2018

Pourquoi le processeur Intel® Reed Solomon FPGA cœur IP à haut débit génère-t-il un ensemble incorrect de symboles de vérification pour mes données ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® FPGA IP encoder/décodeur Reed-Solomon haut débit IP-RSCODEC-HS
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec la génération RTL source du processeur Intel® Reed Solomon FPGA cœur IP, si le paramètre «Hyper-optimization» est réglé sur « High »(Élevé),l’IP génère un ensemble incorrect de symboles de vérification pour la charge utile de données entrante.
     

    Résolution

    Pour contourner ce problème, définissez le paramètre «Hyper-optimisation» sur « Low »(Faible).

    Ce problème est prévu pour être résolu sur une prochaine version du processeur Intel® Reed Solomon FPGA IP Core.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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