ID de l'article: 000075517 Type de contenu: Dépannage Dernière révision: 05/04/2022

Pourquoi l’IP de streaming P-Tile Avalon® Intel® FPGA pour exemples de conception PCI Express* dans les configurations de 3e génération échoue-t-elle la synchronisation de la configuration sur le xcvr_reconfig_clk ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 21.2 du logiciel Intel® Quartus® Prime Pro Edition, l’IP de streaming Intel® FPGA P-Tile Avalon® pour les exemples de conception PCI Express* dans les configurations de Gen3 échouent xcvr_reconfig_clk synchronisation de la configuration lorsque le kit d’outils de débogage P-Tile est activé.
    La violation du timing n’affecte pas les résultats du kit d’outils de débogage P-Tile.

    Résolution

    Un correctif est disponible pour résoudre ce problème pour la Intel® Quartus® version 21.2 du logiciel Prime Pro Edition.
    Téléchargez et installez le correctif 0.23 à partir du lien approprié ci-dessous.

    Ce problème est résolu à partir de la version 21.3 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA Intel® Stratix® 10 DX
    FPGA et FPGA SoC Intel® Agilex™ série F

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.