L’IP de streaming L-/H-Tile Avalon® PCI Express ne vérifie pas l’état du bit MSI Enable du registre de contrôle des messages MSI ou du bit d’activation du maître de bus du registre de commande PCI, et génère une seule fonction TLP d’écriture de la mémoire pour signaler une interruption MSI sur le lien PCI Express chaque fois que le signal app_msi_req est signalé.
Pour contourner ce problème, la logique de l’application utilisateur doit valider l’état des bits d’activation MSI et de Maître de bus avant d’indiquer app_msi_req signal.
Ces informations ont été ajoutées à la version 2021.09.17 des tuiles L et H Avalon® le streaming et la virtualisation des E/S à racine unique (SR-IOV) IP pour le Guide de l’utilisateur PCI Express.