ID de l'article: 000075497 Type de contenu: Dépannage Dernière révision: 23/10/2018

Pourquoi puis-je écrire et lire des valeurs incorrectes lors de l’accès aux registres PMA et PCS de l’émetteur-récepteur au sein de l’exemple de conception Ethernet 40G à faible latence 10 Intel® Stratix® ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet faible latence 40G pour Arria® 10 et Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 18.1 du logiciel Intel® Quartus® Prime, écrit aux registres PMA et PCS de l’émetteur-récepteur dans le Intel® Stratix® l’exemple de conception Ethernet 40G à faible latence 10 n’entrera pas en vigueur. En outre, les lectures des registres PMA et PCS de l’émetteur-récepteur dans le Intel Stratix exemple de conception Ethernet 40G à faible latence 10 retournent des valeurs incorrectes.

    Résolution

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel Quartus Prime.

    Produits associés

    Cet article concerne 4 produits

    FPGA Intel® Stratix® 10 GX
    FPGA Intel® Stratix® 10 MX
    FPGA SoC Intel® Stratix® 10 GX
    FPGA et FPGA SoC Intel® Stratix® 10

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