En raison d’un problème connu dans la version 21.1 et antérieure du logiciel Prime Pro Intel® Quartus® et la version 20.1 et antérieure de la Intel® Quartus® version 20.1 de Prime Standard Edition, lors de l’utilisation du Intel® FPGA IP JESD204B en mode TX avec Intel® Arria® 10, Intel® Cyclone® 10 GX, Intel® Stratix® 10 et Intel® Agilex™ périphériques, si le produit de F et K est la valeur maximale de 1024, la configuration de csr_lmfc_offset n’a aucun effet sur le déplacement de la périphérie LMFC interne de l’IP. Par défaut, le compteur LMFC interne commence à s’anoguer à partir du 0 lors de la détection SYSREF.
Pour contourner ce problème, utilisez le réglage LMFC ou le décalage RBD dans le périphérique de convertisseur RX pour obtenir une latence déterministe lorsque FxK=1024.
Ce problème est résolu à partir de la version 21.2 du logiciel Intel® Quartus® Prime Pro Edition.