ID de l'article: 000075490 Type de contenu: Dépannage Dernière révision: 13/01/2021

Existe-t-il des problèmes connus concernant les paramètres de registre contenus dans le fichier « c3_reconfig.c » généré par l’exemple de conception de reconfiguration dynamique de l’IP dure E-tile pour Intel® Stratix® 10 FPGA ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • CPRI
  • Ethernet
  • Composants de conception de référence
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Existe-t-il des problèmes connus concernant les paramètres de registre contenus dans le fichier « c3_reconfig.c » généré par l’exemple de conception de reconfiguration dynamique de l’IP dur E-tile pour Intel® Stratix® 10 FPGA fonctionnant dans les modes « Protocole Ethernet 25G vers CPRI », « Protocole Ethernet 10G/25G » ou « Protocole CPRI » ?

    Oui. En raison d’un problème dans les versions 20.3 et antérieures du logiciel Intel® Quartus® Prime Pro Edition, le fichier « c3_reconfig.c » généré par l’exemple de conception de reconfiguration dynamique de l’IP dur E-tile Intel® Stratix® 10 FPGA fonctionnant dans les modes « 25G Ethernet to CPRI Protocol », « Protocole Ethernet 10G/25G » ou « Protocole CPRI » contient des écritures de registre incorrectes à l’adresse du registre de l’émetteur-récepteur 0x30E bit [7]. Ces écritures se trouvent dans les fonctions suivantes :

                            « Protocole Ethernet vers CPRI 25G »

    • c3_ehiplane_rcfg_25gptpfec_to_9p8gcpri

    • c3_ehiplane_rcfg_25gptpfec_to_4p9gcpri

    • c3_ehiplane_rcfg_25gptpfec_to_2p4gcpri

    • c3_ehiplane_rcfg_10gcpri_to_9p8gcpri

                            « Protocole Ethernet 10G/25G »

    • c3_ehiplane_rcfg_25gptpfec_to_1gptp

    • c3_ehiplane_rcfg_10gptp_to_1gptp

    • c3_ehiplane_rcfg_25gptpnofec_to_1gptp

                            « Protocole CPRI »

    • c3_cpriphy_rcfg_grp_a_to_grp_b

    • c3_cpriphy_rcfg_grp_a_to_grp_c

     

    Dans chacune de ces fonctions, les accès au registre suivants sont incorrects :

    HIP OSC CLK SCG EN

    rdata0 = IORD (xcvr_base_addr, 0x30E) ;

    wdata = (rdata0 &0xFFFFFF7F) | 0x80 ;

    IOWR (xcvr_base_addr, 0x30E, wdata) ;

    Résolution

    Pour contourner ce problème, suivez les étapes suivantes :

    1. Accédez au répertoire « /software/dynamic_reconfiguration_hardware/ » (logiciels/dynamic_reconfiguration_hardware/).
    2. Ouvrez le fichier « c3_reconfig.c ».
    3. Localisez les fonctions citées dans la description ci-dessus.
    4. Commentez les sections suivantes (3) du code :

      HIP OSC CLK SCG EN

    rdata0 = IORD (xcvr_base_addr, 0x30E) ;

    wdata = (rdata0 &0xFFFFFF7F) | 0x80 ;

    IOWR (xcvr_base_addr, 0x30E, wdata) ;

    1. Enregistrez le fichier « c3_reconfig.c ».
    2. Re-construisez le projet de logiciel Nios pour obtenir un nouveau fichier .elf.

    Produits associés

    Cet article concerne 2 produits

    FPGA Intel® Stratix® 10 TX
    FPGA Intel® Stratix® 10 MX

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